DSpace Repository

Аналіз та побудова інсерційної моделі апаратури інтегральної схеми

Show simple item record

dc.contributor.author Болгарін, Т. О.
dc.date.accessioned 2021-01-22T12:54:42Z
dc.date.available 2021-01-22T12:54:42Z
dc.date.issued 2020
dc.identifier.uri http://ekhsuir.kspu.edu/123456789/13197
dc.description Болгарін, Т. О. Аналіз та побудова інсерційної моделі апаратури інтегральної схеми = Analysis and building of insertion model of hardware of integrated circuit : кваліфікаційна робота на здобуття ступеня вищої освіти «магістр» / Т. О. Болгарін ; наук. керівник д.ф.-м.н., проф. В. С. Песчаненко ; Міністерство освіти і науки України ; Херсонський держ. ун-т, ф-т комп’ютерних наук, фізики та математики, Кафедра інформатики, програмної інженерії та економічної кібернетики. – Херсон : ХДУ, 2020. – 41 с. uk_UA
dc.description.abstract Робота присвячена аналізу та розробці інсерційної моделі апаратури інтегральної схеми. Метою роботи є створення інсерційної семантики мови VHDL, а також розробка транслятора, здатного перетворювати проєкти VHDL у інсерційну модель. Наукова новизна у тому, що було вперше проведено опис інсерційної семантики мови VHDL. Практичне значення роботи полягає у тому, що отриману семантику та транслятор можна використовувати для побудови інсерційних моделей проєктів VHDL для формальної верифікації. The work is devoted to the analysis and development of an insertion model of hardware of an integrated circuit. The aim of the work is to create the insertion semantics of the VHDL language, as well as to develop a translator capable of converting VHDL projects into an insertion model. The scientific novelty is that the insertion semantics of the VHDL language was described for the first time. The practical significance of the work is that the obtained semantics and translator can be used to build insertion models of VHDL projects for formal verification. uk_UA
dc.subject формальна верифікація uk_UA
dc.subject інсерційне моделювання uk_UA
dc.subject перевірка моделі uk_UA
dc.subject семантика uk_UA
dc.subject транслятор uk_UA
dc.subject Vhdl uk_UA
dc.subject formal verification uk_UA
dc.subject insertion modelling uk_UA
dc.subject model checking uk_UA
dc.subject semantic uk_UA
dc.subject translator uk_UA
dc.title Аналіз та побудова інсерційної моделі апаратури інтегральної схеми uk_UA
dc.title.alternative Analysis and building of insertion model of hardware of integrated circuit uk_UA
dc.type Other uk_UA


Files in this item

This item appears in the following Collection(s)

Show simple item record

Search DSpace


Advanced Search

Browse

My Account